メモリプログラミング装置および方法

专利摘要:
メモリプログラミング装置および方法が提供される。メモリプログラミング装置は、データ格納部と、第１計数部と、インデックス格納部および／または、プログラミング部とを含む。前記データ格納部は、データページを格納する。前記第１計数部は、前記データページから１つ以上の基準閾値電圧の状態それぞれの個数を計数してインデックス情報を生成する。前記インデックス格納部は前記生成されたインデックス情報を格納する。前記プログラミング部は前記データ格納部に前記データページを格納し、前記インデックス格納部に前記生成されたインデックス情報を格納する。メモリプログラミング装置はメモリセルの閾値電圧の散布状態をモニタしてもよい。
公开号:JP2011510428A
申请号:JP2010543040
申请日:2008-08-04
公开日:2011-03-31
发明作者:キョン・レ・チョ；ジェ・ホン・キム；ジュン・ジン・コン；ジョン・ハン・キム；スン−ファン・ソン；ヒソク・ウン；ユン・ドン・パク；ヨン・ファン・イ
申请人:サムスン エレクトロニクス カンパニー リミテッド；
IPC主号:G11C16-02

专利说明:

[0001] 本発明は、メモリ装置にデータをプログラミングする装置および方法に関する。また、マルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）メモリ装置にデータをマルチレベル（または、マルチビット）プログラミングする装置および方法に関する。]
背景技術

[0002] シングルレベルセル（ＳＬＣ：Ｓｉｎｇｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ）メモリは、１つのメモリセルに１ビットのデータを格納することができる。ＳＬＣメモリは、シングルビットセル（ＳＢＣ：Ｓｉｎｇｌｅ−Ｂｉｔ Ｃｅｌｌ）メモリとも呼ばれる。ＳＬＣメモリは、メモリセルにプログラムされた閾値電圧によって区分される２つの散布（ｄｉｓｔｒｉｂｕｔｉｏｎ）に含まれる電圧として１ビットのデータを格納して読み出す。プログラムされた閾値電圧は、ＳＬＣメモリの間の微細な電気的な特性の差に応じて一定の範囲の散布を有するようになる。例えば、メモリセルから読み出された電圧が０．５Ｖよりも大きいか、あるいは１．５Ｖよりも小さい場合、前記メモリセルに格納されたデータは論理「１」と解釈してもよい。メモリセルから読み出された電圧が２．５Ｖよりも大きくて３．５Ｖよりも小さい場合は、前記メモリセルに格納されたデータは論理「０」と解釈してもよい。メモリセルに格納されたデータは、読み出し動作時にセル電流および／または電圧の差によって区分される。]
[0003] 一方、メモリの高集積化の要求に応答して１つのメモリセルに２ビット以上のデータを格納することのできるマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ）メモリが提案された。ＭＬＣメモリは、マルチビットセル（ＭＢＣ：Ｍｕｌｔｉ−Ｂｉｔ Ｃｅｌｌ）メモリとも呼ばれる。しかし、１つのメモリセルに格納するビットの数が増加するほど信頼性は落ち、読み出しの失敗率は増加するようになる。１つのメモリセルにｍ個のビットを格納しようとすれば、２ｍ個の散布を形成しなければならない（ここで、「ｍ」は実数である）。しかし、メモリの電圧ウィンドウは制限されているため、ｍが増加することによって隣接したビット間の閾値電圧の差は減少し、これによって読み出しの失敗率が増加する。かかる理由により、従来技術ではＭＬＣメモリを用いた格納密度の向上が容易ではなかった。]
発明が解決しようとする課題

[0004] 実施形態は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、メモリセルに格納されたデータを読み出すときのエラーを最小化することのできるプログラミング装置および方法を提供する。]
[0005] また、実施形態は、メモリセルに形成された閾値電圧の状態の変化をモニタすることのできるプログラミング装置および方法を提供する。このとき、実施形態は、データ領域に形成された閾値電圧の状態の変化を直接的にモニタリングすることによって、信頼性がより高いモニタリング結果を提供することができる。]
[0006] また、実施形態はメモリセルに形成された閾値電圧の状態の変化をモニタリングすることによって、必要なメモリ面積を減少させるプログラミング装置および方法を提供する。]
[0007] また、実施形態は、メモリセルに格納されたデータを読み出すときエラーを最小化または減少することによって、必要なメモリ面積を減少させるプログラミング装置および方法を提供する。]
課題を解決するための手段

[0008] 一実施形態に係るメモリプログラミング装置は、データ格納部、第１計数部、インデックス格納部および／またはプログラミング部を含む。前記データ格納部は、データページを格納する。第１計数部は、前記データページから１つ以上の基準閾値電圧の状態それぞれの個数を計数してインデックス情報を生成する。インデックス格納部は、前記生成されたインデックス情報を格納する。プログラミング部は、前記データ格納部に前記データページを格納し、前記インデックス格納部に前記生成されたインデックス情報を格納する。前記１計数部は、前記生成されたインデックス情報を前記プログラミング部に伝達する。]
[0009] また、本発明の他の実施形態に係るメモリプログラミング方法は、データページに基づいて１つ以上の基準閾値電圧の状態それぞれに含まれたセルの数を計数してインデックス情報を生成するステップ、前記データページを格納するステップおよび／または前記生成されたインデックス情報を格納するステップを含むことを特徴とする。]
図面の簡単な説明

[0010] 本発明の一実施形態に係るメモリプログラミング装置を示す図である。
本発明の他の実施形態に係るメモリプログラミング装置を示す図である。
本発明の更なる実施形態に係るメモリプログラミング装置を示す図である。
図１のメモリプログラミング装置によって形成されたデータ格納部の閾値電圧の散布状態の一例を示す図である。
図３のメモリプログラミング装置によって散布状態の変化をモニタする過程の一例を示す図である。
図１のメモリプログラミング装置によってデータ格納部の閾値電圧の散布状態が形成される過程の一例を示す図である。
図１のメモリプログラミング装置によってインデックス格納部にインデックス情報がプログラミングされる過程の一例を示す図である。
図１のメモリプログラミング装置によってインデックス格納部にインデックス情報がプログラミングされる過程の他の例を示す図である。
図１のメモリプログラミング装置によってインデックス格納部にインデックス情報がプログラミングされる過程の更なる例を示す図である。
本発明の一実施形態に係るメモリプログラミング方法を示す動作フローチャートである。] 図１ 図３
実施例

[0011] 以下、本発明に係る好適な実施形態を添付した図面を参照して詳細に説明する。しかし、本発明が実施形態によって制限されたり限定されることはない。各図面に提示された同一の参照符号は同一の部材を示す。]
[0012] 実施形態のメモリプログラミング方法が適用されるメモリセルは、データフィールドおよびインデックスフィールドに区分される。]
[0013] データフィールドには有効なデータが格納される。インデックスフィールドにはデータフィールドのメモリセルがプログラムされる時、データフィールドのメモリセルの閾値電圧の状態を示すことができる情報が格納される。]
[0014] 一般的に不揮発性メモリにおけるプログラミングは、メモリセルの閾値電圧を変化させることによって行われる。メモリセルの閾値電圧はメモリセルに格納されたデータを示す。メモリセルの閾値電圧は、一定の範囲の誤差を有して各状態に対する散布範囲を有する。]
[0015] 不揮発性メモリにデータが格納された後、浮遊ゲートにおける電荷損失などのメカニズムによってプログラムされたメモリセルの閾値電圧が変化してもよい。]
[0016] 本発明の実施形態は、メモリセルの閾値電圧の変化をモニタするためのメモリプログラミング装置および方法を提供し、メモリセルに格納されたデータのエラーを検証することにおいて、面積のオーバーヘッドを減少または最小化できるメモリプログラミング装置および方法を提供する。]
[0017] 図１は、本発明の一実施形態に係るメモリプログラミング装置１００を示す図である。] 図１
[0018] 図１に示すように、メモリプログラミング装置１００は、データ格納部１１０、インデックス格納部１２０、第１計数部１３０、およびプログラミング部１４０を含む。] 図１
[0019] データ格納部１１０は前記のデータフィールドに対応する構成要素であり、データ格納部１１０にはデータページが格納される。]
[0020] データ格納部１１０はデータページにデータをプログラムし、データページは実施形態によれば、１つのワード線に接続されたメモリセルへ同時にプログラムされる格納されたデータの集合を意味する場合もある。]
[0021] 第１計数部１３０は、データページから１つ以上の基準閾値電圧の状態のそれぞれの個数を計数してインデックス情報を生成する。]
[0022] インデックス格納部１２０には生成されたインデックス情報が格納される。]
[0023] プログラミング部１４０は、データ格納部１１０にデータページを格納し、インデックス格納部１２０にインデックス情報を格納する。]
[0024] データ格納部１１０およびインデックス格納部１２０は、複数のマルチビットセルを含んでもよい。１つのマルチビットセルは、マルチビットデータを格納してもよい。]
[0025] １つのマルチビットセルにデータを格納（プログラム）する過程は、１つのマルチビットセルの閾値電圧を変化させてもよい。１つのマルチビットセルが最大Ｎビットのデータを格納することができれば（ここで、「Ｎ」は実数である）、１つのマルチビットセルに形成されることのできる閾値電圧レベルの数は２Ｎ個である。]
[0026] データを格納（または、プログラム）する過程は、データを読み出す過程に比べて長い時間を要するため、メモリプログラミング装置１００は、物理的に隣接した複数のマルチビットセルを同時にプログラムすることによって、マルチビットセルの全体に対するプログラム時間を短縮することができる。このとき、同時にプログラムされる物理的なマルチビットセルの集合をページといい、１つのページは１つのワード線に接続されたマルチビットセルの集合であってもよい。]
[0027] 便宜上、１つのページがデータ格納部１１０およびインデックス格納部１２０にかけられている場合を仮定し、１つのページの中のデータ格納部１１０に含まれる領域をメインページ、１つのページの中のインデックス格納部１２０に含まれる領域をサブページと命名することにする。]
[0028] 一方、メインページおよびサブページは便宜上に命名されたものであり、この名称により本発明の実施形態によって請求しようとする内容が制限的に解釈されることはない。]
[0029] メインページが最大Ｎビットを格納することのできるマルチビットセルからなれば、メインページは最大Ｎ個のデータページを格納してもよい。]
[0030] プログラミング部１４０は、１つのメインページにＮ個のデータページを格納するためにはＮ個のページプログラミング動作を行ってもよい。各ページプログラミング動作は１つのメインページに１つのデータページを格納する過程であってもよい。]
[0031] １つのマルチビットセルは、Ｎ回のページプログラミングの動作後に２Ｎ個の閾値電圧レベルのうちのいずれか１つを有してもよい。数多くのマルチビットセルを含む１つのメインページは、Ｎ回のページプログラミングの動作後に２Ｎ個の閾値電圧レベルを有してもよい。実際には、各マルチビットセルの特性が微細に異なるため、同じデータを格納するマルチビットセルの閾値電圧レベルには差があり得る。このようなマルチビットセルの閾値電圧レベルの差によって、１つのメインページ内のマルチビットセルの閾値電圧は、２Ｎ個の散布状態を形成してもよい。]
[0032] 実施形態によれば、プログラミング部１４０は、データページ別にプログラミング動作を行わずに１回のプログラミング動作のシーケンスに応じてマルチビットデータをマルチビットセルに格納してもよい。このとき、プログラミング部１４０は、プログラミング動作シーケンスを行う間に生成されるインデックス情報をインデックス格納部１２０に格納してもよい。]
[0033] 本発明の他の実施形態によれば、プログラミング部１４０は、データ格納部１１０にデータページを格納する間にインデックス格納部１２０にインデックス情報を格納してもよい。]
[0034] 本発明の更なる実施形態によれば、プログラミング部１４０は、データ格納部１１０のメインページにはＮ個のデータページを第１密度で格納し、インデックス格納部１２０のサブページにはインデックス情報を第２密度で格納してもよい。このとき第１密度は、Ｎビットであり、第２密度はＮビットよりも小さい値であってもよい。]
[0035] このとき、プログラミング部１４０は、Ｎ回のページプログラミング動作を行ってＮ個のデータページをデータ格納部１１０に格納してもよい。プログラミング部１４０は、Ｎ回のページプログラミング動作のうち、最後のページプログラミング動作であるＮ番目のページプログラミングの動作が行われる間、インデックス情報をインデックス格納部１２０に格納してもよい。プログラミング部１４０は、このような方法を用いてインデックス情報の格納過程がデータ格納部１１０に及ぼす影響を減少または最小化することができる。]
[0036] 実施形態によれば、プログラミング部１４０は、１回のプログラミング動作のシーケンスを行ってデータとインデックス情報をそれぞれデータ格納部１１０およびインデックス格納部１２０に格納してもよい。このとき、インデックス格納部１２０は、インデックス情報を格納する過程はデータがデータ格納部１１０に格納される間に起きてもよい。プログラミング部１４０は、同じ時間区間にデータおよびインデックス情報を格納することによって、インデックス情報の格納過程がデータ格納部１１０に及ぼす影響を減少または最小化することができる。このとき、インデックス情報の格納過程は、Ｎ回のページプログラミングの動作が行われる場合の最後のページプログラミングの動作と類似するよう行われてもよい。]
[0037] 本発明の更なる実施形態によれば、プログラミング部１４０は、Ｎ回のページプログラミング動作のそれぞれを行う間にインデックス情報をインデックス格納部１２０に順次格納してもよい。プログラミング部１４０は、このような方法を用いてインデックス情報の格納過程においてインデックス格納部１２０のセルの閾値電圧が急激に変化することを防ぎ、データ格納部１１０のセルの閾値電圧の変化を減少または最小化することができる。]
[0038] 本発明の更なる実施形態によれば、プログラミング部１４０は、データ格納部１１０およびインデックス格納部１２０に同じプログラミングメカニズムを用いてデータページおよびインデックス情報を格納してもよい。しかし、更なる実施形態によれば、プログラミング部１４０は、データ格納部１１０には第１プログラミングメカニズムを用いてデータページを格納し、インデックス格納部１２０には第２プログラミングメカニズムを用いてインデックス情報を格納してもよい。]
[0039] プログラミング部１４０は、データ格納部１１０には第１検証電圧集合を用いてデータページを格納し、インデックス格納部１２０には第２検証電圧集合を用いてインデックス情報を格納してもよい。]
[0040] 本発明の更なる実施形態によれば、プログラミング部１４０は、消去条件による電圧を印加することによって、データ格納部１１０およびインデックス格納部１２０に格納されたすべてのデータを消去してもよい。]
[0041] このとき、プログラミング部１４０は、データ格納部１１０およびインデックス格納部１２０に格納されたデータを消去する前にデータ格納部１１０およびインデックス格納部１２０のメモリセルの中でプログラムされないセルを検出してもよい。]
[0042] プログラミング部１４０は、検出されたプログラムされないセルをフリープログラミングした後、データ格納部１１０およびインデックス格納部１２０を消去してもよい。フリープログラミング過程は、検出されたプログラムされないセルを特定の閾値電圧までプログラミングする過程であってもよい。]
[0043] メモリプログラミング装置１００は、このようなフリープログラミング過程によってデータ格納部１１０およびインデックス格納部１２０内のすべてのメモリセルのプログラム／消去サイクルの数を平滑化してもよい。]
[0044] メモリセルのＰ／Ｅサイクルの数は、メモリセルのプログラミング特性および電荷維持特性に影響を及ぼしてもよい。メモリプログラミング装置１００は、メモリセルのＰ／Ｅサイクルの数を平滑化することによって、メモリセルのプログラミング特性および電荷維持特性を平滑化してもよい。]
[0045] 本発明の更なる実施形態に係るメモリプログラミング装置１００は、２Ｎ個の閾値電圧の状態の中で１つ以上の基準電圧状態を選択する基準選択部（図示せず）をさらに含んでもよい。基準選択部は、データページによってメモリセルそれぞれに形成される閾値電圧の散布状態を参照して基準電圧状態を選択してもよい。または、プログラミング部１４０は、データページによってメモリセルそれぞれに形成される閾値電圧の散布状態を参照して基準閾値電圧の状態を選択してもよい。]
[0046] 例えば、基準選択部は散布状態を高い閾値電圧領域、中間閾値電圧領域、低い閾値電圧領域に分けて各領域から１つずつ基準閾値電圧の状態を選択してもよい。高い閾値電圧領域における閾値電圧の変化が重要な環境では、基準選択部は高い閾値電圧領域で複数の基準閾値電圧の状態を選択してもよい。]
[0047] 第１計数部１３０は、データページから基準閾値電圧の状態それぞれが検出される回数に基づいてインデックス情報を生成してもよい。例えば、第１計数部１３０が３つの基準閾値電圧の状態を用いてインデックス情報を生成すれば、第１計数部１３０は、データページから第１基準閾値電圧の状態が検出される回数を第１インデックス情報に、第２基準閾値電圧の状態が検出される回数を第２インデックス情報に、第３基準閾値電圧の状態が検出される回数を第３インデックス情報に生成してもよい。]
[0048] 本発明の更なる実施形態に係る第１計数部１３０は、第１基準閾値電圧の状態および第１基準閾値電圧の状態よりも高い閾値電圧を有する閾値電圧の状態の数をすべて合算することによって、第１インデックス情報を生成してもよい。第１計数部１３０は、第２インデックス情報および第３インデックス情報も同様な方法により生成してもよい。]
[0049] 図２は、本発明の更なる実施形態に係るメモリプログラミング装置２００を示す図である。] 図２
[0050] 図２に示すように、メモリプログラミング装置２００は、データ格納部２１０、インデックス格納部２２０、第１計数部２３０、およびプログラミング部２４０を含み、図１のメモリプログラミング装置１００と類似する。メモリプログラミング装置２００は、検出部２５０、第２計数部２６０、およびエラー判定部２７０をさらに含む。] 図１ 図２
[0051] データ格納部２１０にはデータページが格納される。]
[0052] 第１計数部２３０は、データページから１つ以上の基準閾値電圧の状態それぞれの個数を計数してインデックス情報を生成する。]
[0053] インデックス格納部２２０には生成されたインデックス情報が格納される。]
[0054] プログラミング部２４０は、データ格納部２１０にデータページを格納し、インデックス格納部２２０にインデックス情報を格納する。]
[0055] 検出部２５０は、データ格納部２１０に格納されたデータページを読み出す。]
[0056] 第２計数部２６０は、読み出したデータページから１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成する。]
[0057] エラー判定部２７０は、生成された検証情報およびインデックス格納部２２０に格納されたインデックス情報に基づいて読み出したデータページのエラーの有無を判定する。]
[0058] 図３は、本発明の更なる実施形態に係るメモリプログラミング装置３００を示す図である。] 図３
[0059] 図３に示すように、メモリプログラミング装置３００は、データ格納部３１０、インデックス格納部３２０、第１計数部３３０、およびプログラミング部３４０を含み、図１のメモリプログラミング装置１００と類似する。メモリプログラミング装置３００は、検出部３５０、第２計数部３６０、および閾値電圧モニタリング部３７０をさらに含む。] 図１ 図３
[0060] データ格納部３１０にはデータページが格納される。]
[0061] 第１計数部３３０は、データページから１つ以上の基準閾値電圧の状態それぞれの個数を計数してインデックス情報を生成する。]
[0062] インデックス格納部３２０には生成されたインデックス情報が格納される。]
[0063] プログラミング部３４０は、データ格納部３１０にデータページを格納し、インデックス格納部３２０にインデックス情報を格納する。]
[0064] 検出部３５０は、データ格納部３１０に格納されたデータページを読み出す。]
[0065] 第２計数部３６０は、読み出したデータページから１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成する。]
[0066] 閾値電圧モニタリング部３７０は、生成された検証情報およびインデックス格納部３２０に格納されたインデックス情報に基づいてデータ格納部３１０に形成された閾値電圧の散布状態の変化をモニタする。]
[0067] 図４は、本発明のメモリプログラミング装置１００によって形成されたデータ格納部１１０の閾値電圧の散布状態の一例を示す図である。] 図４
[0068] 図４に示すように、横軸はデータ格納部１１０のメモリセルの閾値電圧に対応する。図４の縦軸は閾値電圧を有するメモリセルの数に対応する。] 図４
[0069] 散布状態４１０は、プログラムされないか、あるいは消去されたメモリセルの閾値電圧の散布を示す。]
[0070] 散布状態４２０、４３０、４４０、４５０、４６０、４７０、４８０は、図１のプログラミング部１４０によってプログラムされたメモリセルの閾値電圧の散布を示す。] 図１
[0071] 図４に示す散布状態４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０は、１つのセルに最大３ビットのデータが格納される可能性があることを示す。] 図４
[0072] メモリプログラミング装置１００は、データ格納部１１０のメモリセルそれぞれを散布状態４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０のうちのいずれか１つにマッピングさせることによって、３ビットのデータページを格納する。]
[0073] 散布状態４１０はデータ「１１１」に対応し、散布状態４２０は「１１０」に対応する。散布状態４３０はデータ「１００」に対応し、散布状態４４０は「１０１」に対応する。散布状態４５０は「００１」に対応し、散布状態４６０は「０００」に対応する。散布状態４７０は「０１０」に対応し、散布状態４８０は「０１１」に対応する。]
[0074] 第１計数部１３０は、散布状態４４０、４６０、４８０に対応する閾値電圧の状態を基準閾値電圧の状態として用いる。基準閾値電圧の状態は、予め決定されていてもよく、第１計数部１３０がプログラミング過程で選択してもよい。]
[0075] 第１計数部１３０は、３ビットのデータページ内でデータ「１０１」が現れる頻度数に応じて第１インデックス情報を生成してもよい。第１インデックス情報は、散布状態４４０に対応するインデックス情報である。]
[0076] 第１計数部１３０は、３ビットのデータページ内でデータ「０００」が現れる頻度数に応じて第２インデックス情報を生成してもよい。第２インデックス情報は、散布状態４６０に対応するインデックス情報である。]
[0077] 第１計数部１３０は、３ビットのデータページ内でデータ「０１１」が現れる頻度数に応じて第３インデックス情報を生成してもよい。第３インデックス情報は、散布状態４８０に対応するインデックス情報である。]
[0078] 本発明の更なる実施形態に係る第１計数部１３０は、第１インデックス情報を散布状態４４０、４５０、４６０、４７０、４８０に対応するインデックス情報に生成し、データ「１０１」、「００１」、「０００」、「０１０」、「０１１」が現れる頻度数に基づいて生成してもよい。第１計数部１３０は、第２インデックス情報を散布状態４６０、４７０、４８０に対応するインデックス情報に生成し、データ「０００」、「０１０」、「０１１」が現れる頻度数に基づいて生成してもよい。]
[0079] 図５は、本発明のメモリプログラミング装置３００によって散布状態の変化をモニタする過程の一例を示す図である。] 図５
[0080] 図５に示すように、横軸はデータ格納部３１０のメモリセルの閾値電圧に対応する。図５の縦軸は閾値電圧を有するメモリセルの数に対応する。] 図５
[0081] 散布状態５２０は、プログラムされた直後のメモリセルの閾値電圧の散布状態を示す。]
[0082] 散布状態５１０はプログラムされ、一定の時間が経過した後のメモリセルの閾値電圧の散布状態を示す。]
[0083] 散布状態５２０は、テスト読み出し電圧レベル５２１によって下位散布状態と区分してもよい。]
[0084] 散布状態５１０は、テスト読み出し電圧レベル５１１によって下位散布状態と区分してもよい。]
[0085] 一般に、不揮発性メモリセルがプログラムされた後、時間が経過すれば浮遊ゲートの電荷が消失する電荷消失によってメモリセルの閾値電圧が変化する傾向が現れる。]
[0086] プログラムされた直後のメモリセルの散布状態は散布状態５２０にしたがう。時間が経過することによってプログラムされたメモリセルの閾値電圧が減少するため、散布状態５２０にしたがう一部のメモリセルの閾値電圧は散布状態５１０にしたがう。このとき、検出部３５０がテスト読み出し電圧レベル５２１を用いてデータ格納部３１０のメモリセルに格納されたデータを読み出せば、散布状態５１０にしたがうメモリセルの数の一部のみを検出することができる。]
[0087] 第２計数部３６０が生成した検証情報は、散布状態５１０のメモリセルの数よりも小さい値を含み、インデックス格納部３２０に格納されたインデックス情報は、散布状態５２０のメモリセルの数（散布状態５１０のメモリセルの数と同一）と同一の値を含むため、検証情報がインデックス情報よりも小さい値を示す。]
[0088] 閾値電圧モニタリング部３７０は、検証情報がインデックス情報よりも小さい値を示せば、テスト読み出し電圧レベルを次第に低くし、メモリセルの閾値電圧の変化動向をモニタする。]
[0089] 本発明の更なる実施形態に係る閾値電圧モニタリング部３７０は、検証情報がインデックス情報よりも小さい値を示せば、（インデックス情報−検証情報）の値に比例してテスト読み出し電圧レベルを低くし、セルの閾値電圧の変化動向をモニタしてもよい。検証情報がインデックス情報よりも小さい場合、（次のテスト読み出し電圧）レベル＝以下の式：（現在のテスト読み出し電圧）−（比例常数）Ｘ（インデックス情報−検証情報）の関係が成り立つ。このような関係によってメモリプログラミング装置３００は、最適化されたテスト読み出し電圧レベルを迅速に探すことができる。最適化されたテスト読み出し電圧レベルは、（検証情報＝インデックス情報）条件が成り立つようにするテスト読み出し電圧である。]
[0090] 図６は、本発明のメモリプログラミング装置１００によってデータ格納部１１０の閾値電圧の散布状態が形成される過程の一例を示す図である。] 図６
[0091] 図６に示すように、横軸はデータ格納部１１０のメモリセルの閾値電圧に対応する。図６の縦軸は閾値電圧を有するメモリセルの数に対応する。] 図６
[0092] 図１のプログラミング部１４０がデータページを格納する前に、データ格納部１１０のすべてのセルは散布状態６１０を形成する。] 図１
[0093] 図６において、３ビットのマルチビットデータを１つのメモリセルに格納するページプログラミング過程を示す。] 図６
[0094] 第１ページプログラミング動作の間プログラミング部１４０は、データページのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）によりメモリセルの閾値電圧を上昇させるか否かを決定する。プログラミング部１４０は、データ「１１１」、「１１０」、「１００」、「１０１」が格納されるメモリセルの閾値電圧をそのまま維持してメモリセルが散布状態６２０を形成するようにする。プログラミング部１４０は、データ「００１」、「０００」、「０１０」、「０１１」が格納されるメモリセルの閾値電圧を上昇させてメモリセルが散布状態６２１を形成するようにする。このような過程を第１ページプログラミング動作という。]
[0095] 第２ページプログラミング動作の間にプログラミング部１４０は、データページのＭＳＢおよび第２ビットによってメモリセルの閾値電圧を上昇させるか否かを決定する。プログラミング部１４０は、散布状態６２０に対応するメモリセルの中でデータ「１１１」、「１１０」が格納されるメモリセルの閾値電圧を比較的小さい値だけ高めるか、そのまま維持する。データ「１１１」、「１１０」が格納されるメモリセルが散布状態６３０を形成するようにする。プログラミング部１４０は、散布状態６２０に対応するメモリセルの中でデータ「１００」、「１０１」が格納されるメモリセルの閾値電圧を上昇させる。データ「１００」、「１０１」が格納されるメモリセルが散布状態６３１を形成するようにする。]
[0096] プログラミング部１４０は、散布状態６２１に対応するメモリセルの中でデータ「００１」、「０００」が格納されるメモリセルの閾値電圧をそのまま維持する。データ「００１」、「０００」が格納される前記メモリセルが散布状態６３２を形成するようにする。プログラミング部１４０は、散布状態６２１に対応するメモリセルの中でデータ「０１０」、「０１１」が格納されるメモリセルの閾値電圧を上昇させる。データ「０１０」、「０１１」が格納される前記メモリセルが散布状態６３３を形成するようにする。このような過程を第２ページプログラミング動作という。]
[0097] 第３ページプログラミングの動作の間にプログラミング部１４０は、データページのＭＳＢ、第２ビットおよびＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）によってメモリセルの閾値電圧を上昇させるか否かを決定する。]
[0098] プログラミング部１４０は、散布状態６３０に対応するメモリセルの中でデータ「１１１」が格納されるメモリセルの閾値電圧をそのまま維持する。データ「１１１」が格納される前記メモリセルが散布状態６４０を形成するようにする。]
[0099] プログラミング部１４０は、散布状態６３０に対応するメモリセルの中でデータ「１１０」が格納されるメモリセルの閾値電圧を上昇させる。データ「１１０」が格納される前記メモリセルが散布状態６４１を形成するようにする。]
[0100] プログラミング部１４０は、散布状態６３１に対応するメモリセルの中でデータ「１００」が格納されるメモリセルの閾値電圧を比較的小さい値だけ高めるか、そのまま維持する。データ「１００」が格納される前記メモリセルが散布状態６４２を形成するようにする。]
[0101] プログラミング部１４０は、散布状態６３１に対応するメモリセルの中でデータ「１０１」が格納されるメモリセルの閾値電圧を上昇させる。データ「１０１」が格納される前記メモリセルが散布状態６４３を形成するようにする。]
[0102] プログラミング部１４０は、散布状態６３２に対応するメモリセルの中でデータ「００１」が格納されるメモリセルの閾値電圧を比較的小さい値だけ高めるか、そのまま維持する。データ「００１」が格納される前記メモリセルが散布状態６４４を形成するようにする。]
[0103] プログラミング部１４０は、散布状態６３２に対応するメモリセルの中でデータ「０００」が格納されるメモリセルの閾値電圧を上昇させる。データ「０００」が格納される前記メモリセルが散布状態６４５を形成するようにする。]
[0104] プログラミング部１４０は、散布状態６３３に対応するメモリセルの中でデータ「０１０」が格納されるメモリセルの閾値電圧を比較的小さい値だけ高めるか、そのまま維持する。データ「０１０」が格納される前記メモリセルが散布状態６４６を形成するようにする。]
[0105] プログラミング部１４０は、散布状態６３３に対応するメモリセルの中でデータ「１１０」が格納されるメモリセルの閾値電圧を上昇させる。データ「１１０」が格納される前記メモリセルが散布状態６４７を形成するようにする。このような過程を第３ページプログラミング動作という。]
[0106] 図７は、本発明のメモリプログラミング装置１００によってインデックス格納部１２０にインデックス情報がプログラミングされる過程の一例を示す図である。] 図７
[0107] 図７に示すように、横軸はインデックス格納部１２０のメモリセルの閾値電圧に対応する。図７の縦軸は閾値電圧を有するメモリセルの数に対応する。] 図７
[0108] プログラミング部１４０は、インデックス格納部１２０にインデックス情報を２ビットのデータ密度で格納する。]
[0109] プログラミング部１４０は、３ビットのデータ密度でインデックス情報を格納することのできるメモリセルに２ビットのデータにインデックス情報を格納することによって、格納されたインデックス情報の信頼性を高めることができる。]
[0110] プログラミング部１４０は、データ格納部１１０に対する第１ページプログラミング動作および第２ページプログラミング動作の間、インデックス格納部１２０にインデックス情報を格納しない。このとき、第１ページプログラミングを前後にメモリセルの閾値電圧は散布状態７１０から散布状態７２０にマッピングされ、実質的には変化しない。同様に、第２ページプログラミングを前後にメモリセルの閾値電圧は散布状態７２０から散布状態７３０にマッピングされる。]
[0111] プログラミング部１４０は、第３ページプログラミング動作の間にインデックス格納部１２０にインデックス情報を格納する。メモリセルに格納されるインデックス情報が「１１」であれば、第３ページプログラミング動作の間のメモリセルの閾値電圧は散布状態７４０にマッピングされる。このとき、実質的には閾値電圧は変化しない。]
[0112] メモリセルに格納されるインデックス情報が「１０」であれば、第３ページプログラミング動作の間のメモリセルの閾値電圧は散布状態７４２に移動する。インデックス情報が「００」であれば、メモリセルの閾値電圧は散布状態７４４に移動し、インデックス情報が「０１」であれば、メモリセルの閾値電圧は散布状態７４６に移動する。]
[0113] プログラミング部１４０は、インデックス情報を格納する過程において別途のプログラミングの過程なしにデータページを格納するプログラミング過程と同じ技法を用いてもよい。]
[0114] ページプログラミング動作によって同時にプログラムされるデータ格納部１１０のメモリページが、例えば、４ＫｉｌｏＢｙｔｅｓである場合、１つの散布状態当たり必要なインデックス情報の格納空間は１５ビットである。インデックス格納部１２０のメモリセル１つが２ビットのデータ密度でインデックス情報を格納すれば、１つの散布状態当たり８個のメモリセルがインデックス情報を格納するために必要となる。]
[0115] 図８は、本発明のメモリプログラミング装置１００によってインデックス格納部１２０にインデックス情報がプログラミングされる過程の他の例を示す図である。] 図８
[0116] 図８に示すように、横軸はインデックス格納部１２０のメモリセルの閾値電圧に対応する。図８の縦軸は閾値電圧を有するメモリセルの数に対応する。] 図８
[0117] プログラミング部１４０は、インデックス格納部１２０にインデックス情報を２ビットのデータ密度で格納する。]
[0118] プログラミング部１４０は、３ビットのデータ密度でインデックス情報を格納することのできるメモリセルに２ビットのデータにインデックス情報を格納することによって、格納されたインデックス情報の信頼性を高めることができる。]
[0119] プログラミング部１４０は、データ格納部１１０に対する第１ページプログラミング動作および第２ページプログラミング動作の間にはインデックス格納部１２０にインデックス情報を格納しない。このとき、第１ページプログラミングを前後にメモリセルの閾値電圧は散布状態８１０から散布状態８２０にマッピングされ、第２ページプログラミングを前後にメモリセルの閾値電圧は散布状態８２０から散布状態８３０にマッピングされる。]
[0120] プログラミング部１４０は、第３ページプログラミング動作の間にインデックス格納部１２０にインデックス情報を格納する。メモリセルに格納されるインデックス情報が「１１」であれば、第３ページプログラミング動作の間にメモリセルの閾値電圧は散布状態８４０にマッピングされる。このとき、実質的には閾値電圧は変化しない。]
[0121] メモリセルに格納されるインデックス情報が「１０」であれば、第３ページプログラミング動作の間にメモリセルの閾値電圧は散布状態８４１に移動する。インデックス情報が「００」であれば、メモリセルの閾値電圧は散布状態８４２に移動し、インデックス情報が「０１」であれば、メモリセルの閾値電圧は散布状態８４３に移動する。]
[0122] プログラミング部１４０は、第３ページプログラミング動作の間にインデックス格納部１２０のメモリセルの閾値電圧の変化を減らしてもよい。これによって、インデックス格納部１２０およびデータ格納部１１０のメモリセルの浮遊ポリシリコンカップリング（ｆｌｏａｔｉｎｇ ｐｏｌｙ−ｓｉｌｉｃｏｎ ｃｏｕｐｌｉｎｇ、ＦＰｃｏｕｐｌｉｎｇ）のメカニズムによる閾値電圧の所望しない変化を減らすことができる。ＦＰカップリングは、周辺メモリセルの閾値電圧の急激な変化によって、中心メモリセルの閾値電圧が変化する現象をいう。]
[0123] 図９は、本発明のメモリプログラミング装置１００によってインデックス格納部１２０にインデックス情報がプログラミングされる過程の更なる例を示す図である。] 図９
[0124] 図９に示すように、横軸はインデックス格納部１２０のメモリセルの閾値電圧に対応する。図９の縦軸は、閾値電圧を有するメモリセルの数に対応する。] 図９
[0125] プログラミング部１４０は、インデックス格納部１２０にインデックス情報を２ビットのデータ密度で格納する。]
[0126] プログラミング部１４０は、３ビットのデータ密度でインデックス情報を格納することのできるメモリセルに２ビットのデータにインデックス情報を格納することによって、格納されたインデックス情報の信頼性を高めることができる。]
[0127] プログラミング部１４０は、３回のページプログラミング動作の間にインデックス情報を順次インデックス格納部１２０に格納する。]
[0128] インデックス格納部１２０のメモリセルに格納されるインデックス情報が「１１」であれば、プログラミングが行われた後のメモリセルの閾値電圧は散布状態９４０に対応する。インデックス情報が「１０」であれば、プログラミングが行われた後のメモリセルの閾値電圧は散布状態９２１に対応する。インデックス情報が「００」であれば、プログラミングが行われた後のメモリセルの閾値電圧は散布状態９３３に対応する。インデックス情報が「０１」であれば、プログラミングが行われた後のメモリセルの閾値電圧は散布状態９４７に対応する。]
[0129] 第１ページプログラミング動作の間にプログラミング部１４０は、インデックス情報「１１」を格納するメモリセルの閾値電圧はそのまま維持して散布状態９２０を形成する。第１ページプログラミング動作の間にプログラミング部１４０は、インデックス情報「１０」、「００」、「０１」を格納するメモリセルの閾値電圧を上昇させて散布状態９２１を形成する。]
[0130] 第２ページプログラミング動作の間にプログラミング部１４０は、インデックス情報「００」、「０１」を格納するメモリセルの閾値電圧を上昇させて散布状態９３３を形成する。このとき、インデックス情報「１１」を格納するメモリセルは散布状態９３０を形成し、インデックス情報「１０」を格納するメモリセルは散布状態９２１を形成する。]
[0131] 第３ページプログラミング動作の間にプログラミング部１４０は、インデックス情報「０１」を格納するメモリセルの閾値電圧を上昇させて散布状態９４７を形成する。このとき、インデックス情報「１１」を格納するメモリセルは散布状態９４０を形成し、インデックス情報「１０」を格納するメモリセルは散布状態９２１を形成し、インデックス情報「００」を格納するメモリセルは散布状態９３３を形成する。]
[0132] プログラミング部１４０は、インデックス格納部１２０に対するプログラミングを順次に行うことによって、ＦＰカップリングによる閾値電圧の所望しない変化を分散してもよい。]
[0133] 図１０は、本発明の一実施形態に係るメモリプログラミング方法を示す動作フローチャートである。] 図１０
[0134] 図１０に示すように、メモリプログラミング方法は、データ格納部１１０に格納されるデータページから１つ以上の基準閾値電圧の状態それぞれの個数を計数してインデックス情報を生成する（Ｓ１０１０）。] 図１０
[0135] メモリプログラミング方法は、データ格納部１１０にデータページを格納する（Ｓ１０３０）。]
[0136] メモリプログラミング方法は、インデックス格納部１２０にインデックス情報を格納する（Ｓ１０２０）。]
[0137] ステップＳ１０２０は、ステップＳ１０３０が行われる間に行われてもよい。]
[0138] データ格納部１１０およびインデックス格納部１２０は、マルチビットセルを含んでもよい。１つのマルチビットセルは、２ビット以上のマルチビットデータを格納してもよい。]
[0139] メモリプログラミング方法は、格納されたデータページを読み出してもよい。メモリプログラミング方法は、読み出したデータページから１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成することができる。]
[0140] メモリプログラミング方法は、生成された検証情報およびインデックス格納部１２０に格納されたインデックス情報に基づいて読み出したデータページのエラーの有無を判定することができる。]
[0141] メモリプログラミング方法は、生成された検証情報およびインデックス格納部１２０に格納されたインデックス情報に基づいてデータ格納部１１０に形成された散布状態の変化をモニタすることができる。]
[0142] 本発明に係るメモリプログラミング方法は、コンピュータにより実現される多様な動作を実行するためのプログラム命令を含むコンピュータ読取可能な記録媒体を含む。当該記録媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含むこともでき、記録媒体およびプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知であり使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気−光媒体、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれる。また、記録媒体は、プログラム命令、データ構造などを保存する信号を送信する搬送波を含む光または金属線、導波管などの送信媒体でもある。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行され得る高級言語コードを含む。上述したハードウェア装置は、本発明の動作を行うため１つ以上のソフトウェアモジュールとして作動するよう構成され、その逆も同様である。]
[0143] 本発明に係るフラッシュメモリ装置および／または、メモリコントローラは、多様な形態のパッケージを用いて実現されてもよい。例えば、本発明に係るフラッシュメモリ装置および／または、メモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌＦａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、などのようなパッケージを用いて実現されてもよい。]
[0144] フラッシュメモリ装置とメモリコントローラはメモリカードを構成してもよい。このような場合、メモリコントローラは、ＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、およびＩＤＥなどのような多様なインタフェースプロトコルの中の１つによって外部（例えば、ホスト）と通信するように構成してもよい。]
[0145] フラッシュメモリ装置は、電力が遮断されても格納されたデータを維持することのできる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、およびＭＰ３Ｐのようなモバイル装置の使用増加によって、フラッシュメモリ装置はデータストレージだけでなくコードストレージとしてより広く用いられてもよい。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、およびＧＰＳのようなホームアプリケーションに用いられてもよい。]
[0146] 本発明に係るコンピュータシステムは、バスに電気的に接続されたマイクロプロセッサ、ユーザインタフェース、ベースバンドチップセットなどのモデム、メモリコントローラ、およびフラッシュメモリ装置を含む。フラッシュメモリ装置には、マイクロプロセッサによって処理された／処理されるＮ−ビットデータ（Ｎは１または、それよりも大きい整数）がメモリコントローラを介して格納されるであろう。本発明に係るコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリが追加的に提供されるであろう。]
[0147] 本発明に係るコンピュータシステムには、応用チップセット、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤ ＲＡＭなどがさらに提供され得ることは、この分野の通常の知識を有する者であれば自明である。メモリコントローラとフラッシュメモリ装置は、例えば、データを格納するために不揮発性メモリを用いるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成してもよい。]
[0148] 上述したように、本発明は、たとえ限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような基材から多様な修正および変形が可能である。]
[0149] したがって、本発明の範囲は説明された実施形態に限定されて決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものなどによって定められなければならない。]
[0150] １１０データ格納部
１２０インデックス格納部
１３０ 第１計数部
１４０プログラミング部]

权利要求:

請求項1
データページを格納するデータ格納部と、前記データページから１つ以上の基準閾値電圧の状態を有するセルの数を計数してインデックス情報を生成する第１計数部と、前記生成されたインデックス情報を格納するインデックス格納部と、前記データ格納部に前記データページを格納し、前記インデックス格納部に前記生成されたインデックス情報を格納するプログラミング部と、を含み、前記第１計数部は、前記生成されたインデックス情報を前記プログラミング部に伝達することを特徴とするメモリプログラミング装置。
請求項2
前記データ格納部に格納された前記データページを読み出す検出部と、前記読み出したデータページから前記１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成する第２計数部と、前記生成された検証情報および前記インデックス格納部に格納された前記インデックス情報に基づいて、前記読み出したデータページのエラーの有無を判定するエラー判定部と、をさらに含むことを特徴とする請求項１に記載のメモリプログラミング装置。
請求項3
前記データ格納部に格納されたデータページを読み出す検出部と、前記読み出したデータページから前記１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成する第２計数部と、前記生成された検証情報および前記インデックス格納部に格納された前記インデックス情報に基づいて、前記データ格納部に形成された散布状態の変化をモニタリングする閾値電圧モニタリング部と、をさらに含むことを特徴とする請求項１に記載のメモリプログラミング装置。
請求項4
前記プログラミング部は、前記データ格納部に前記データページを格納する間に前記インデックス格納部に前記生成されたインデックス情報を格納することを特徴とする請求項１に記載のメモリプログラミング装置。
請求項5
前記データ格納部および前記インデックス格納部は、マルチビットデータが格納される少なくとも１つのマルチビットセルを含むことを特徴とする請求項１に記載のメモリプログラミング装置。
請求項6
前記プログラミング部は、前記データ格納部に複数の前記データページを第１密度で格納し、前記インデックス格納部に前記生成されたインデックス情報を第２密度で格納し、前記第１密度は前記第２密度よりも大きいことを特徴とする請求項５に記載のメモリプログラミング装置。
請求項7
前記プログラミング部は、複数のページプログラミング動作を行って複数の前記データページを前記データ格納部に格納し、前記複数のページプログラミング動作の中に最後のページプログラミング動作が行われる間に前記生成されたインデックス情報を前記インデックス格納部に格納することを特徴とする請求項５に記載のメモリプログラミング装置。
請求項8
前記プログラミング部は、複数のページプログラミング動作を行って複数の前記データページを前記データ格納部に格納し、前記複数のページプログラミング動作のそれぞれが行われる間に前記生成されたインデックス情報を前記インデックス格納部に順次に格納することを特徴とする請求項５に記載のメモリプログラミング装置。
請求項9
前記プログラミング部は、前記データ格納部には第１検証電圧集合を用いて前記データページを格納し、前記インデックス格納部には第２検証電圧集合を用いて前記インデックス情報を格納することを特徴とする請求項５に記載のメモリプログラミング装置。
請求項10
前記プログラミング部は、前記データ格納部および前記インデックス格納部を消去するように構成され、前記プログラミング部は、前記データ格納部および前記インデックス格納部が消去される前に、前記データ格納部および前記インデックス格納部の中でプログラムされないセルをフリープログラミングすることを特徴とする請求項１に記載のメモリプログラミング装置。
請求項11
前記プログラミング部は、複数の閾値電圧の状態の中で前記１つ以上の基準閾値電圧の状態を選択するように構成されることを特徴とする請求項１に記載のメモリプログラミング装置。
請求項12
前記インデックス情報は、前記１つ以上の基準閾値電圧の状態それぞれに対応して生成され、前記生成されたインデックス情報それぞれは対応する基準閾値電圧の状態以上の閾値電圧を有する閾値電圧の状態の数をすべて合算することによって生成されることを特徴とする請求項１に記載のメモリプログラミング装置。
請求項13
前記インデックス格納部は、前記データ格納部が接続されたワード線に接続され、前記プログラミング部は、前記ワード線に複数の第１電圧レベルを印加して前記データ格納部に前記データページをマルチビットプログラミングし、前記ワード線に第２電圧レベルを印加して前記インデックス格納部に前記生成されたインデックス情報をシングルビットプログラミングし、前記第２電圧レベルは、前記第１電圧レベルの中で前記マルチビットプログラミングの最初ページプログラミング動作に対応するように選択されることを特徴とする請求項３に記載のメモリプログラミング装置。
請求項14
データページから１つ以上の基準閾値電圧の状態それぞれの個数を計数してインデックス情報を生成するステップと、前記データページを格納するステップと、前記生成されたインデックス情報を格納するステップと、を含むことを特徴とするメモリプログラミング方法。
請求項15
前記格納されたデータページを読み出すステップと、前記読み出したデータページから前記１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成するステップと、前記生成された検証情報および前記格納された前記インデックス情報に基づいて、前記読み出したデータページのエラーの有無を判定するステップと、をさらに含むことを特徴とする請求項１４に記載のメモリプログラミング方法。
請求項16
前記格納されたデータページを読み出すステップと、前記読み出したデータページから前記１つ以上の基準閾値電圧の状態それぞれの個数を計数して検証情報を生成するステップと、前記生成された検証情報および前記格納された前記インデックス情報に基づいて、前記読み出したデータページを格納するセルの閾値電圧の散布変化をモニタリングするステップと、をさらに含むことを特徴とする請求項１４に記載のメモリプログラミング方法。
請求項17
前記生成されたインデックス情報を格納するステップは、前記データページを格納する間に行われることを特徴とする請求項１４に記載のメモリプログラミング方法。
請求項18
前記生成されたインデックス情報を格納するステップおよび前記データページを格納するステップは、マルチビットデータを格納することを含むことを特徴とする請求項１４に記載のメモリプログラミング方法。
請求項19
請求項１４の方法を実行するためのプログラムが符号化されて記録されていることを特徴とするコンピュータで読み出し可能な記録媒体。